基本信息
单毅 男 硕导 中国科学院上海微系统与信息技术研究所
email: yishan@mail.sim.ac.cn
address: 上海市长宁区长宁路865号
postalCode:
email: yishan@mail.sim.ac.cn
address: 上海市长宁区长宁路865号
postalCode:
招生信息
招生专业
080903-微电子学与固体电子学140100-集成电路科学与工程
招生方向
模拟IC设计,数字IC设计,射频IC设计,ESD保护研究
教育背景
2004-09--2009-07 中国科学院上海微系统与信息技术研究所 博士2000-09--2004-07 东南大学 学士
工作经历
工作简历
2017-03~现在, 中国科学院上海微系统与信息技术研究所, 高级工程师2014-07~2017-03,武汉新芯集成电路制造有限公司, 技术经理2010-05~2012-07,GLOBALFOUNDRIES(新加坡), 主任工程师2009-07~2010-05,上海宏力半导体制造有限公司, 主任工程师2004-09~2009-07,中国科学院上海微系统与信息技术研究所, 博士2000-09~2004-07,东南大学, 学士
专利与奖励
奖励信息
(1) 中国科学院关键技术人才, 院级, 2020(2) 上海工匠, 市地级, 2019
专利成果
( 1 ) 基于晶闸管的静电保护单元及其并联结构, 2023, 第 1 作者, 专利号: CN111739887B( 2 ) 高速小信号放大电路, 2023, 第 4 作者, 专利号: CN116505900A( 3 ) 一种静电保护结构及静电保护电路, 2023, 第 1 作者, 专利号: CN111403380B( 4 ) 同步时钟ADC电路的亚稳态的检测消除电路, 2023, 第 3 作者, 专利号: CN110401443B( 5 ) 多级信号选择电路、时序调整系统及方法, 2022, 第 4 作者, 专利号: CN114629478A( 6 ) 一种低温放大电路, 2022, 第 4 作者, 专利号: CN114301403A( 7 ) 阈值电压的调节方法、装置、CMOS器件、电子设备及存储介质, 2021, 第 4 作者, 专利号: CN111240392B( 8 ) 一种用于高压容限电路的静电保护结构, 2020, 第 1 作者, 专利号: CN111933639A( 9 ) 基于晶闸管的静电保护单元及其并联结构, 2020, 第 1 作者, 专利号: CN111739887A( 10 ) 一种浮空的柔性器件及其制备方法, 2020, 第 4 作者, 专利号: CN111739933A( 11 ) PMOS触发的SCR器件、SCR器件的制造方法及SCR静电保护电路, 2020, 第 2 作者, 专利号: CN111725206A( 12 ) 一种对角线型双向SCR结构的ESD保护器件, 2020, 第 3 作者, 专利号: CN111725205A( 13 ) 一种具有双向SCR结构的ESD保护器件, 2020, 第 3 作者, 专利号: CN111725204A( 14 ) 一种三模冗余电路结构, 2020, 第 4 作者, 专利号: CN108631772B( 15 ) 一种静电保护结构及静电保护电路, 2020, 第 1 作者, 专利号: CN111403381A( 16 ) 一种基于SOI工艺的晶闸管器件及静电保护电路, 2020, 第 1 作者, 专利号: CN111403470A( 17 ) 一种基于SOI工艺的静电放电保护结构, 2020, 第 1 作者, 专利号: CN111403379A( 18 ) 半导体电路与超导电路单片集成的复合芯片及其制作方法, 2020, 第 3 作者, 专利号: CN110783310A( 19 ) 逐步逼近型模数转换装置的电容阵列校准方法和装置, 2019, 第 4 作者, 专利号: CN110535467A( 20 ) 异步时钟ADC电路的亚稳态的检测消除电路, 2019, 第 3 作者, 专利号: CN110401444A( 21 ) 同步时钟ADC电路的亚稳态的检测消除电路, 2019, 第 3 作者, 专利号: CN110401443A( 22 ) 一种CMOS电路与超导SFQ电路的单片集成方法, 2019, 第 3 作者, 专利号: CN109390283A( 23 ) 一种三模冗余电路结构, 2018, 第 4 作者, 专利号: CN108631772A( 24 ) 一种锁相环电路单粒子敏感性的量化评估方法, 2018, 第 3 作者, 专利号: CN108494400A( 25 ) 一种用于锁相环的锁定检测电路, 2018, 第 3 作者, 专利号: CN108471309A( 26 ) 一种基于SOI工艺的压控振荡器电路, 2018, 第 3 作者, 专利号: CN108462471A( 27 ) 一种ESD保护结构, 2018, 第 1 作者, 专利号: CN108122904A( 28 ) 一种基于SOI工艺的NMOS器件及其构成的静电保护电路, 2018, 第 1 作者, 专利号: CN108063134A( 29 ) 一种基于SOI工艺的静电保护器件及其构成的静电保护电路, 2018, 第 1 作者, 专利号: CN108063133A
出版信息
发表论文
(1) 基于FPGA的ASIC芯片抗辐射性能评估系统, ASIC Chip Anti-Irradiation Performance Evaluation System Based on FPGA, 半导体技术, 2021, 第 3 作者(2) A 16-bit 8-MS/s SAR ADC with a foreground calibration and hybrid-charge-supply power structure, IEICE ELECTRONICS EXPRESS, 2020, 第 3 作者(3) An Enhanced Well-Changed GGNMOS for 3.3-V ESD Protection in 0.13-��m SOI Process, IEICETRANSELECTRON, 2020, (4) A 16 bit 200 kS/s successive approximation register ADC with foreground on-chip self-calibration, IEICE ELECTRONICS EXPRESS, 2020, 第 2 作者(5) Design of a High-Performance Low-Cost Radiation-Hardened Phase-Locked Loop for Space Application, IEEE TRANSACTIONS ON AEROSPACE AND ELECTRONIC SYSTEMS, 2020, 第 4 作者(6) 基于130nm PD-SOI工艺存储单元电路的抗辐射加固设计, Radiation Hardened Design for Storage Cell Circuit Based on 130 nm PD-SOI Process, 半导体技术, 2018, 第 4 作者(7) Ultra-low-voltage-trigger thyristor for on-chip ESD protection without extra process cost, Ultra-low-voltage-trigger thyristor for on-chip ESD protection without extra process cost, 半导体学报, 2009, 第 1 作者(8) Ultra-low-voltage-trigger thyristor for on-chip ESD protection without extra process cost, Ultra-low-voltage-trigger thyristor for on-chip ESD protection without extra process cost, 半导体学报, 2009, 第 1 作者
科研活动
科研项目
( 1 ) 自旋存储器的KFZ加固工艺研究与流片, 参与, 其他国际合作项目, 2020-05--2021-12( 2 ) 新型KFZ存储器异质集成设计研究, 参与, 其他国际合作项目, 2020-01--2021-12( 3 ) 超导计算机研发, 参与, 中国科学院计划, 2018-02--2022-12