基本信息
王峥  男  博导  中国科学院深圳先进技术研究院
电子邮件: zheng.wang@siat.ac.cn
通信地址: 深圳市南山区西丽学苑大道1068号
邮政编码:

研究领域

数字集成电路设计,处理器体系结构,人工智能芯片设计,EDA工具设计

招生信息

   
招生专业
081203-计算机应用技术
招生方向
处理器体系结构,集成电路设计,人工智能芯片设计,EDA工具设计

教育背景

2010-09--2015-10   亚琛工业大学   工学博士,电子信息工程
2007-10--2009-09   慕尼黑工业大学   理学硕士,通信工程
2002-09--2006-07   上海交通大学   理学学士,应用物理

工作经历


工作简历
2020-01~现在, 中国科学院深圳先进技术研究院, 副研究员
2017-01~2019-12,中国科学院深圳先进技术研究院, 助理研究员
2015-10~2016-12,南洋理工大学, 博士后研究员
2008-04~2010-06,慕尼黑英飞凌科技有限公司, 实习工程师
社会兼职
2020-12-03-2020-12-05,IEEE BIGDIA 2020 主会主席,
2018-10-16-2018-10-18,IEEE APCCAS 2018分会主席,
2018-07-08-2018-07-13,IEEE ISVLSI 2018分会主席,
2018-03-12-2018-03-15,IEEE IV 2018分会主席,
个人简介

中国科学院深圳先进技术研究院异构智能计算中心副研究员,博士生导师。自2007年起从事计算机体系结构,超大规模集成电路设计,芯片设计自动化(EDA),人工智能处理器与系统等领域科研与工程开发。发表50余篇国际学术论文,一本英文专著,二部章节,申请专利30余项,指导硕士研究生30余人。主持国自然青年基金,广东省重点研发领域研发计划课题负责人,广东省基础与应用基础研究基金,深圳市高层次人才创新创业基金,先进院优秀青年基金,华为横向项目等。荣获了2016年“欧洲电子设计、自动化与测试大会(DATE)”上最佳短论文提名及2015年最佳海报提名,2021年“亚洲电路与应用大会(ICTA)”最佳论文题名,2021年中国国际高新技术成果交易会优秀产品奖。
王峥博士曾于2008年至2009年间就职于慕尼黑英飞凌科技(Infineon AG)进行嵌入式多核平台操作系统内核开发。曾于2012到2015年间在欧盟科技基金项目GEMSCLAIM中以唯一华人身份担任RISC与VLIW处理器架构师。所设计的ASIP处理器高层次设计空间探索(Design Space Exploration (DSE))、功耗估计、可靠性分析EDA工具曾展示于2013年及2014年计算机领域顶级会议“国际电子设计自动化大会(DAC)”,并被英国、瑞士等地高校采用作为科研工具。参与新加坡教育部项目“基于自旋器件的超低功耗神经形态计算”进行混合信号超低功耗神经网络处理器、物理不可克隆功能设计,其流片成果达到世界先进水平。
近年来王峥博士聚焦人工智能芯片架构与电路设计,以提高芯片能效比,改善系统实时性,增强微架构容错能力为设计特色,成功基于SMIC 40nm,UMC 65nm等工艺流片,并自主研发兼容主流人工智能训练框架的网络部署工具。

专利与奖励

   
奖励信息
(1) 中国高新技术成果交易会优秀产品奖, 其他, 2020
(2) 中科院先进院优秀员工, 一等奖, 研究所(学校), 2019
(3) 广东省人才优粤卡B类, 省级, 2019
(4) 中科院先进院学术新星奖, 一等奖, 研究所(学校), 2017
(5) 中科院先进院优秀员工, 一等奖, 研究所(学校), 2017
(6) 深圳市孔雀人才C类, 市地级, 2017
(7) 南山区领航人才C类, 市地级, 2017
(8) 欧洲电子设计、自动化与测试大会(DATE)会议最佳论文提名奖, 其他, 2016
(9) 欧洲电子设计、自动化与测试大会(DATE)会议最佳博士生海报提名奖, 其他, 2015
专利成果
( 1 ) 神经元电路、芯片、系统及其方法、存储介质, 发明, 2018, 第 1 作者, 专利号: 201811076248.0
( 2 ) 强化学习网络的训练方法、装置、训练设备及存储介质, 发明, 2018, 第 1 作者, 专利号: 201810892642.5
( 3 ) 卷积神经网络计算的加速方法、装置、设备及存储介质, 发明, 2018, 第 1 作者, 专利号: 201811051235.8
( 4 ) 基于矢量地图的无人车导航方法、装置、设备及存储介质, 发明, 2018, 第 1 作者, 专利号: 201810765168.X
( 5 ) 一种用于车辆自动驾驶的策略网络模型的生成方法及装置, 发明, 2017, 第 2 作者, 专利号: 201710332994.0
( 6 ) 一种存储器容错保护方法、装置、设备及存储介质, 发明, 2017, 第 3 作者, 专利号: 201711104298.0
( 7 ) 一种多线程数据处理方法、加速器及系统, 发明, 2019, 第 1 作者, 专利号: 201910919917.4
( 8 ) 数据流重构方法及可重构数据流处理器, 发明, 2019, 第 1 作者, 专利号: 201911087000.9
( 9 ) 卷积神经网络的加速计算方法、存储介质和计算机设备, 发明, 2020, 第 2 作者, 专利号: 202010158212.8

出版信息

   
发表论文
(1) Improving System Latency of AI Accelerator with on-Chip Pipelined Activation Preprocessing and multi-Mode Batch Inference, IEEE International Conference on Artificial Intelligence Circuits and Systems (AICAS), 2021, 第 2 作者
(2) OR-ML: Enhancing Reliability for Machine Learning Accelerator with Opportunistic Redundancy, Design, Automation and Test in Europe (DATE), 2021, 第 2 作者
(3) Long Exposure Convolutional Memory Network for accurate estimation of finger kinematics from surface electromyographic signals, Journal of Neural Engineering, 2021, 第 3 作者
(4) CNN-DMA: A predictable and scalable direct memory access engine for convolutional neural network with sliding-window filtering, ACM Great Lakes Symposium on VLSI (GLSVLSI), 2021, 第 1 作者
(5) Accelerating hybrid and compact neural networks targeting perception and control domains with coarse-grained data-flow reconfiguration, Journal of Semiconductors, 2020, 第 1 作者
(6) Improving the performance of whale optimization algorithm through OpenCL-based FPGA accelerator, Hindawi Complexity, 2020, 第 4 作者
(7) Accelerating Atrous Convolution with Fetch-and-Jump Architecture for Activation Positioning, IEEE International Conference on Integrated Circuits, Technologies & Applications, 2020, 第 2 作者
(8) Learn to Make Decision with Small Data for Autonomous Driving: Deep Gaussian Process and Feedback Control, Hindawi Journal of Advanced Transportation, 2020, 第 7 作者
(9) A Generic Block-level Error Confinement Technique for Memory based on Principal Component Analysis, Applied Sciences, 2019, 通讯作者
(10) A 2.86-TOPS/W Current Mirror Cross-Bar Based Machine-Learning and Physical Unclonable Function Engine for Internet-of-Things Applications, IEEE Transactions on Circuits and Systems I: Regular Papers, 2019, 第 2 作者
(11) Accelerating Compact Convolutional Neural Networks with Multi-threaded Data Streaming, IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2019, 通讯作者
(12) A Current Mirror Cross Bar Based 2.86-Tops/W Machine Learner and PUF with <2.5% BER in 65nm CMOS for IoT Application, IEEE International Symposium on Circuits and Systems (ISCAS), 2019, 第 2 作者
(13) A Torque Observer for IPMSM Drives Based on Deep Neural Network, IEEE Conference on Industrial Electronics and Applications, 2019, 第 5 作者
(14) 基于可重构阵列架构的强化学习计算引擎, 集成技术, 2018, 通讯作者
(15) 一种基于轻量级矢量地图的无人车导航方法, 集成技术, 2018, 通讯作者
(16) Current Mirror Array: A Novel Circuit Topology for Combining Physical Unclonable Function and Machine Learning, IEEE Transactions on Circuits and Systems I: Regular Papers, 2018, 第 1 作者
(17) Detecting Fault Injection Attacks Based on Compressed Sensing and Integer Linear Programming, IEEE Transactions on Dependable and Secure Computing, 2018, 第 3 作者
(18) Accelerator design for convolutional neural network with vertical data streaming, IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), 2018, 通讯作者
(19) A CGRA based Neural Network Inference Engine for Deep Reinforcement Learning, IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), 2018, 通讯作者
(20) Low-cost vector map assisted navigation strategy for autonomous vehicle, IEEE Asia Pacific Conference on Circuits and Systems (APCCAS), 2018, 通讯作者
(21) Current Mirror Array: a Novel Lightweight Strong PUF Topology with Enhanced Reliability, IEEE International Symposium on Circuits and Systems (ISCAS), 2017, 第 1 作者
(22) Automated High-level Modeling of Power, Temperature and Timing Variation for Microprocessor, KMUTNB: International Journal of Applied Science and Technology, 2017, 第 1 作者
(23) Runtime NBTI Mitigation for Processor Lifespan Extension via Selective Node Control, 25th IEEE Asian Test Symposium (ATS), 2016, 第 3 作者
(24) Reliable Many-Core System-on-Chip Design using K-Node Fault Tolerant Graphs, IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2016, 第 1 作者
(25) Statistical Fault Injection for Impact-Evaluation of Timing Errors on Application Performance, Design Automation Conference (DAC), 2016, 第 2 作者
(26) A Low Overhead Error Confinement Method based on Application Statistical Characteristics, Design, Automation, and Test in Europe (DATE), 2016, 第 1 作者
(27) Mitigation of NBTI-induced Timing Degradation in Processor, ACM International Workshop on Timing Issues in the Specification and Synthesis of Digital Systems, 2016, 第 3 作者
(28) Architectural Error Prediction using Probabilistic Error Masking Matrices, Asia Symposium on Quality Electronic Design (ASQED), 2015, 第 1 作者
(29) Architectural Reliability Estimation using Design Diversity, International Symposium on Quality Electronic Design (ISQED), 2015, 第 1 作者
(30) Processor design with asymmetric reliability, IEEE Computer Society Annual Symposium on VLSI (ISVLSI), 2014, 第 1 作者
(31) System-level reliability exploration framework for heterogeneous MPSoC, ACM proceedings of the 24th edition of the great lakes symposium on VLSI (GLSVLSI), 2014, 第 1 作者
(32) Opportunistic redundancy for improving reliability of embedded processors, 8th International Design and Test Symposium (IDT), 2013, 第 1 作者
(33) Accurate and efficient reliability estimation techniques during ADL-driven embedded processor design, Design, Automation, and Test in Europe (DATE), 2013, 第 1 作者
(34) Power Modeling and Estimation during ADL-driven Embedded Processor Design, 4th Annual International Conference on Energy Aware Computing Systems and Applications (ICEAC), 2013, 第 1 作者
(35) Fast reliability exploration for embedded processors via high-level fault injection, International Symposium on Quality Electronic Design (ISQED), 2013, 第 1 作者
(36) ASIC synthesis using architecture description language, Proceedings of Technical Program of 2012 VLSI Design, Automation and Test, 2012, 第 1 作者
(37) High-level design space and flexibility exploration for adaptive, energy-efficient WCDMA channel estimation architectures, International Journal of Reconfigurable Computing, 2012, 第 2 作者
(38) Adaptive energy-efficient architecture for wcdma channel estimation, International Conference on Reconfigurable Computing and FPGAs, 2011, 第 2 作者
发表著作
(1) High-level Estimation and Exploration of Reliability for Multi-Processor System-on-Chip, Springer, 2017-10, 第 1 作者
(2) Low-Power Processor Design Methodology: High-level Estimation and Optimization via Processor Description Language, CRC Press, 2019-03, 第 1 作者

科研活动

   
科研项目
( 1 ) 高层处理器设计流程中延时错误建立及传输机制的研究, 主持, 国家级, 2018-01--2020-12
( 2 ) 计算资源受限条件下的神经网络算法与芯片实现, 主持, 省级, 2018-02--2020-02
( 3 ) 多模式数字神经网络处理器设计, 主持, 市地级, 2017-07--2019-07
( 4 ) 走航式海洋浮游植物流式成像智能分析仪系统研制, 参与, 部委级, 2020-01--2021-12
( 5 ) 可敏捷定制的智能视觉处理器及系统应用, 参与, 省级, 2020-01--2022-12
( 6 ) 华为公司MDC硬件可靠性项目, 主持, 院级, 2019-01--2019-12
( 7 ) 针对鲲鹏处理器的性能大数据分析及系统优化研究, 主持, 省级, 2021-01--2023-12
参与国际项目

(1) GEMSCLAIM: GreenEr Mobile Systems by Cross LAyer Integrated energy Management, CHIST-ERA, EU, 2012-2015
(2) UMIC: Ultra High-Speed Mobile Information and Communication, Deutsche Forschungsgemeinschaft (DFG), Germany, 2010-2015
(3) Ultra Low Power Neuromorphic Computing with Spin-devices, Ministry of Education (MoE), Singapore, 2015-2016

指导学生

现指导学生

郭伟钰  硕士研究生  085211-计算机技术  

郭冠男  硕士研究生  085400-电子信息  

闵宏睿  硕士研究生  085400-电子信息  

陈九屹  硕士研究生  085400-电子信息  

黄世鑫  硕士研究生  085400-电子信息  

彭翼  硕士研究生  085400-电子信息  

杜志豪  硕士研究生  085400-电子信息  

指导客座学生

姓名        学校             课题方向                                                                 就业
梁明兰     桂电             智能处理器片上强化学习模块设计与实现                  AMD
李善辽     桂电             基于垂直存储技术的卷积网络计算优化与实现           杰里科技
李闻达     山东理工      无人驾驶路径跟踪技术优化设计与实践                     现代研究院
林跃金     西电             智能处理器快速存储调度模块设计                            芯原微电子
赵炜        西电             大规模检测网络的智能处理器部署                            紫光展锐
周丽冰     西电             智能处理器LSTM模块设计与优化                             紫光展锐
谢文婷     西电             残差网络模块设计、量化网络加速模块设计              紫光展锐
粟金源     西电             基于RISC-VAI数据流计算平台设计                       瓴盛科技
陈文轩     西电             40nm SMIC工艺的智能处理器实现与优化技术         奕斯伟科技
杜安华     西电             智能芯片动态位宽调整技术设计与实现                     芯华章科技
廖健        西电             基于相似性检测技术的智能数据缓冲模块设计           晶晨半导体
董博        西电             基于机会性保护技术的高可靠性智能处理器设计        紫光展瑞
雷明        西电             面向视频应用的三维阵列智能芯片架构设计               华为海思
王卓        西电             基于权重压缩技术的智能处理器性能优化                  Synopsys