基本信息
郑旭强  男  硕导  中国科学院微电子研究所
email: zhengxuqiang@ime.ac.cn
address: 朝阳区北土城西路3号
postalCode:

招生信息

   
招生专业
140100-集成电路科学与工程
080903-微电子学与固体电子学
招生方向
集成电路设计,高速串行接口SerDes
高速串行接口SerDes
低抖动PLL时钟发生器

教育背景

2015-02--2018-06   University of Lincoln   获博士学位
2006-09--2009-06   中南大学   获硕士学位
2002-09--2006-07   中南大学   获学士学位

工作经历

   
工作简历
2021-04~现在, 中国科学院微电子所, 研究员
2018-07~2021-04,中科院微电子研究所, 副研究员
2015-02~2018-06,University of Lincoln, 获博士学位
2010-10~2015-01,清华大学, 任集成电路设计工程师
2006-09~2009-06,中南大学, 获硕士学位
2002-09~2006-07,中南大学, 获学士学位

专利与奖励

   
奖励信息
(1) 中国科学院科学发展促进奖, 部委级, 2023
(2) 中国电子学会技术发明二等奖, 二等奖, 部委级, 2022
(3) 中国半导体十大研究进展入围奖, 专项, 2020
专利成果
( 1 ) 连续时间线性均衡器电路, 2023, 第 2 作者, 专利号: CN116055259A

( 2 ) 一种判决反馈均衡器, 2023, 第 1 作者, 专利号: CN115695108A

( 3 ) 一种双二进制四级脉冲幅度调制信号处理方法及系统, 2022, 第 2 作者, 专利号: CN115208366A

( 4 ) 一种PAM-4信号电平判决阈值的移位装置及电子设备, 2022, 第 1 作者, 专利号: CN115133922A

( 5 ) 一种均衡器和电子设备, 2022, 第 2 作者, 专利号: CN115021714A

( 6 ) 一种驱动EML型激光器的输出级电路, 2022, 第 2 作者, 专利号: CN114914785A

( 7 ) 一种多相位时钟生成电路和时钟调相方法, 2022, 第 4 作者, 专利号: CN114567307A

( 8 ) 一种判决反馈均衡器及PAM-4接收机, 2022, 第 3 作者, 专利号: CN114374375A

( 9 ) 一种高速接口发射机电路、芯片和电子设备, 2022, 第 2 作者, 专利号: CN114374384A

( 10 ) 流水级运算装置和流水线模数转换器, 2022, 第 1 作者, 专利号: CN114070309A

( 11 ) 一种脉冲发生器和时钟倍频器, 2022, 第 1 作者, 专利号: CN113922817A

( 12 ) 一种发射机驱动均衡装置、发射机驱动均衡方法和电子设备, 2021, 第 1 作者, 专利号: CN111711459B

( 13 ) 一种用于时间交织采样ADC的多相位时钟产生电路, 2020, 第 1 作者, 专利号: CN111600606A

出版信息

   
发表论文
(1) A High-Output-Swing 64-Gb/s PAM-4 Transmitter with a 4-Tap Hybrid FFE in 28-nm CMOS, IEICE Electronics Express, 2024, 
(2) A 50Gb/s PAM-4 EAM Driver in 28-nm CMOS Technology, Microelectronics Journal, 2023, 
(3) A robust LC-�� matching network for 112 Gb/s PAM4 receiver in 28 nm CMOS, Electronics, 2023, 
(4) Frequency-Domain Modeling and Analysis of Injection-Locked Oscillators-������������, IEEE J. Solid-State Circuits(JSSC), 2020, 第 1 作者
(5) Frequency-Domain Modeling and Analysis of Injection-Locked Oscillators, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2020, 第 11 作者
(6) A 50-112-Gb/s PAM-4 Transmitter With a Fractional-Spaced FFE in 65-nm CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2020, 第 11 作者
(7) A 50-112 Gb/s PAM-4 Transmitter with a fractional-spaced FFE in 65-nm CMOS-������������, IEEE J. Solid-State Circuits(JSSC), 2020, 第 1 作者
(8) A 40-Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset in 65-nm CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2017, 第 1 作者
(9) A 4-40 Gb/s PAM4 transmitter with output linearity optimization in 65 nm CMOS, IEEE Custom Integrated Circuits Conf., 2017, 第 1 作者
(10) A 10 GHz 56 fsrms-integrated-jitter and -247 dB FOM ring-VCO based injection-locked clock multiplier with a continuous frequency-tracking loop in 65 nm CMOS, IEEE Custom Integrated Circuits Conf., 2017, 第 1 作者
(11) An Improved 40 Gb/s CDR with Jitter-Suppression Filters and Phase-Compensating Interpolators, 2016 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE (A-SSCC), 2016, 第 1 作者
(12) A 14-bit 250 MS/s IF Sampling Pipelined ADC in 180 nm CMOS Process, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, 2016, 第 11 作者
(13) A 70 mW 25 Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset With 40 dB of Equalization in 65 nm CMOS Technology, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, 2016, 第 4 作者
(14) A 5-50 Gb/s Quarter Rate Transmitter with a 4-Tap Multiple-MUX based FFE in 65 nm CMOS, ESSCIRC CONFERENCE 2016, 2016, 第 1 作者

科研活动

   
科研项目
( 1 ) 面向Chiplet IO-DIE的200Gb/s高阶幅度调制(PAMn)高速串行接口关键技术研究, 负责人, 国家任务, 2024-01--2026-12
( 2 ) XXX研究及集成化, 负责人, 国家任务, 2023-06--2027-06
( 3 ) XXX技术研究, 负责人, 国家任务, 2023-06--2024-06
( 4 ) 面向新一代400GbE数据传输的超高速串行接口芯片关键技术研究, 负责人, 国家任务, 2021-01--2024-12
( 5 ) 高速 SerDes Tx 及无源信道 Bit-by-Bit 模块建模技 术, 负责人, 境内委托项目, 2020-03--2021-03
( 6 ) 50G多通道中长距串行接口PHY电路设计与实现关键技术研究, 负责人, 国家任务, 2019-08--2023-01
( 7 ) 面向下一代400G互连网络的高速关键技术研究, 负责人, 研究所自主部署, 2019-06--2020-12
参与会议
(1)A Bandwidth-Optimized 112Gb/s PAM-4 Transceiver with Compact ILO-Based Jitter-Filtering Clocking Scheme for Retimer Applications in 28nm CMOS-ESSCIRC-通讯作者   欧洲固态电路会议   2024-09-06
(2)An injection-locked clock multiplier with adaptive pulsewidth adjustment and phase error cancellation achieving 43.9fs RMS jitter and −255.5dB FoM-CICC-通讯作者   定制化集成电路会议   2024-04-23
(3)A 1.4-Vppd 64-Gb/s PAM-4 transmitter with 4-tap hybrid FFE employing fractionally-spaced pre-emphasis and baud-spaced de-emphasis in 28-nm CMOS-ESSCIRC-通讯作者   欧洲固态电路会议   2021-09-05
(4)A 112-Gb/s PAM-4 Transmitter With a 2-Tap Fractional-Spaced FFE in 65-nm CMOS-ESSCIRC-通讯作者   欧洲固态电路会议   H. Ding, X. Zheng*, D. Wu, L. Zhou, J. Wu, F. Lv, J. Wang, and X. Liu   2019-09-05