140100-集成电路科学与工程
080903-微电子学与固体电子学

集成电路设计，高速串行接口SerDes
高速串行接口SerDes
低抖动PLL时钟发生器

2015-02--2018-06   University of Lincoln   获博士学位
2006-09--2009-06   中南大学   获硕士学位
2002-09--2006-07   中南大学   获学士学位

   

2021-04~现在, 中国科学院微电子所, 研究员
2018-07~2021-04,中科院微电子研究所, 副研究员
2015-02~2018-06,University of Lincoln, 获博士学位
2010-10~2015-01,清华大学, 任集成电路设计工程师
2006-09~2009-06,中南大学, 获硕士学位
2002-09~2006-07,中南大学, 获学士学位

   

（1） 中国科学院科学发展促进奖, 部委级, 2023
（2） 中国电子学会技术发明二等奖, 二等奖, 部委级, 2022
（3） 中国半导体十大研究进展入围奖, 专项, 2020

（ 1 ） 连续时间线性均衡器电路, 2023, 第 2 作者, 专利号: CN116055259A

（ 2 ） 一种判决反馈均衡器, 2023, 第 1 作者, 专利号: CN115695108A

（ 3 ） 一种双二进制四级脉冲幅度调制信号处理方法及系统, 2022, 第 2 作者, 专利号: CN115208366A

（ 4 ） 一种PAM-4信号电平判决阈值的移位装置及电子设备, 2022, 第 1 作者, 专利号: CN115133922A

（ 5 ） 一种均衡器和电子设备, 2022, 第 2 作者, 专利号: CN115021714A

（ 6 ） 一种驱动EML型激光器的输出级电路, 2022, 第 2 作者, 专利号: CN114914785A

（ 7 ） 一种多相位时钟生成电路和时钟调相方法, 2022, 第 4 作者, 专利号: CN114567307A

（ 8 ） 一种判决反馈均衡器及PAM-4接收机, 2022, 第 3 作者, 专利号: CN114374375A

（ 9 ） 一种高速接口发射机电路、芯片和电子设备, 2022, 第 2 作者, 专利号: CN114374384A

（ 10 ） 流水级运算装置和流水线模数转换器, 2022, 第 1 作者, 专利号: CN114070309A

（ 11 ） 一种脉冲发生器和时钟倍频器, 2022, 第 1 作者, 专利号: CN113922817A

（ 12 ） 一种发射机驱动均衡装置、发射机驱动均衡方法和电子设备, 2021, 第 1 作者, 专利号: CN111711459B

（ 13 ） 一种用于时间交织采样ADC的多相位时钟产生电路, 2020, 第 1 作者, 专利号: CN111600606A

   

（1） A High-Output-Swing 64-Gb/s PAM-4 Transmitter with a 4-Tap Hybrid FFE in 28-nm CMOS, IEICE Electronics Express, 2024, 
（2） A 50Gb/s PAM-4 EAM Driver in 28-nm CMOS Technology, Microelectronics Journal, 2023, 
（3） A robust LC-�� matching network for 112 Gb/s PAM4 receiver in 28 nm CMOS, Electronics, 2023, 
（4） Co‑packaged optics(CPO):status,challenges,and solutions, Co���packaged optics(CPO):status,challenges,and solutions, 光电子前沿(英文版), 2023, 第 13 作者
（5） 采用负电容结构的新型CTLE均衡器设计, Design of New CTLE Equalizer with Negative Capacitance Structure, 电光与控制, 2022, 第 2 作者
（6） 一种基于负电容的新型带宽扩展技术, A new bandwidth extension technology based on negative capacitance, 现代电子技术, 2022, 第 3 作者
（7） 一种应用在50~64Gb/s的SERDES接收机中的DSP的设计与实现, A 50~64Gb/s DSP used in SERDES receiver, 微电子学与计算机, 2022, 第 2 作者
（8） 一种50 Gb/s PAM4外调制激光器驱动电路, 50 Gb/s PAM4 external modulation laser driver circuit, 光通信技术, 2021, 第 3 作者
（9） Frequency-Domain Modeling and Analysis of Injection-Locked Oscillators-������������, IEEE J. Solid-State Circuits（JSSC), 2020, 第 1 作者
（10） A 12-Bit 2.4 GS/s Four-Channel Pipelined ADC with a Novel On-Chip Timing Mismatch Calibration, ELECTRONICS, 2020, 第 8 作者
（11） A 1 GS/s 12-Bit Pipelined/SAR Hybrid ADC in 40 nm CMOS Technology, ELECTRONICS, 2020, 第 9 作者
（12） 一种19.6~27.8 GHz 宽带低噪声锁相环设计, Design of broadband low noise phase locked loop with 19.6-27.8 GHz, 中国测试, 2020, 第 3 作者
（13） A Low-Distortion 20 GS/s Four-Channel Time-Interleaved Sample-and-Hold Amplifier in 0.18 mu m SiGe BiCMOS, ELECTRONICS, 2020, 第 3 作者  通讯作者
（14） A Robust Visual System for Small Target Motion Detection Against Cluttered Moving Backgrounds, IEEE TRANSACTIONS ON NEURAL NETWORKS AND LEARNING SYSTEMS, 2020, 第 3 作者
（15） 一种基于40nm CMOS工艺的超宽带高速ADC, An Ultra-Wideband High Speed ADC Based on 40 nm CMOS Process, 半导体技术, 2020, 第 3 作者
（16） A 4-bit 36 GS/s ADC with 18 GHz Analog Bandwidth in 40 nm CMOS Process, ELECTRONICS, 2020, 第 3 作者
（17） 基于40 nm工艺的单比特超宽带ADC, A Single Bit Ultra-wide Band ADC Based on 40 nm Process, 固体电子学研究与进展, 2020, 第 3 作者
（18） Frequency-Domain Modeling and Analysis of Injection-Locked Oscillators, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2020, 第 1 作者  通讯作者
（19） A 50-112-Gb/s PAM-4 Transmitter With a Fractional-Spaced FFE in 65-nm CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2020, 第 1 作者  通讯作者
（20） A 50-112 Gb/s PAM-4 Transmitter with a fractional-spaced FFE in 65-nm CMOS-������������, IEEE J. Solid-State Circuits（JSSC), 2020, 第 1 作者
（21） A 10-GS/s 8-bit 4-way interleaved folding ADC in 0.18 mu m SiGe-BiCMOS, IEICE ELECTRONICS EXPRESS, 2019, 第 8 作者
（22） A 40 Gb/s SerDes Transceiver Chip with Controller and PHY in a 65 nm CMOS Technology, A 40 Gb/s SerDes Transceiver Chip with Controller and PHY in a 65 nm CMOS Technology, 哈尔滨工业大学学报:英文版, 2019, 第 3 作者
（23） A 3GSps 12-bit Four-Channel Time-Interleaved Pipelined ADC in 40 nm CMOS Process, ELECTRONICS, 2019, 第 9 作者
（24） A power scalable 2-10 Gb/s PI-based clock data recovery for multilane applications, MICROELECTRONICS JOURNAL, 2018, 第 2 作者  通讯作者
（25） A 40-Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset in 65-nm CMOS, IEEE JOURNAL OF SOLID-STATE CIRCUITS, 2017, 第 1 作者
（26） A 4-40 Gb/s PAM4 transmitter with output linearity optimization in 65 nm CMOS, IEEE Custom Integrated Circuits Conf., 2017, 第 1 作者
（27） A 10 GHz 56 fsrms-integrated-jitter and -247 dB FOM ring-VCO based injection-locked clock multiplier with a continuous frequency-tracking loop in 65 nm CMOS, IEEE Custom Integrated Circuits Conf., 2017, 第 1 作者
（28） An S/H circuit with parasitics optimized for IF-sampling, JOURNAL OF SEMICONDUCTORS, 2016, 第 1 作者
（29） An Improved 40 Gb/s CDR with Jitter-Suppression Filters and Phase-Compensating Interpolators, 2016 IEEE ASIAN SOLID-STATE CIRCUITS CONFERENCE (A-SSCC), 2016, 第 1 作者
（30） A 14-bit 250 MS/s IF Sampling Pipelined ADC in 180 nm CMOS Process, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, 2016, 第 1 作者  通讯作者
（31） A 70 mW 25 Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset With 40 dB of Equalization in 65 nm CMOS Technology, IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS I-REGULAR PAPERS, 2016, 第 4 作者
（32） A 5-50 Gb/s Quarter Rate Transmitter with a 4-Tap Multiple-MUX based FFE in 65 nm CMOS, ESSCIRC CONFERENCE 2016, 2016, 第 1 作者

   

（ 1 ） 面向Chiplet IO-DIE的200Gb/s高阶幅度调制(PAMn)高速串行接口关键技术研究, 负责人, 国家任务, 2024-01--2026-12
（ 2 ） XXX研究及集成化, 负责人, 国家任务, 2023-06--2027-06
（ 3 ） XXX技术研究, 负责人, 国家任务, 2023-06--2024-06
（ 4 ） 面向新一代400GbE数据传输的超高速串行接口芯片关键技术研究, 负责人, 国家任务, 2021-01--2024-12
（ 5 ） 高速 SerDes Tx 及无源信道 Bit-by-Bit 模块建模技 术, 负责人, 境内委托项目, 2020-03--2021-03
（ 6 ） 50G多通道中长距串行接口PHY电路设计与实现关键技术研究, 负责人, 国家任务, 2019-08--2023-01
（ 7 ） 面向下一代400G互连网络的高速关键技术研究, 负责人, 研究所自主部署, 2019-06--2020-12

（1）A Bandwidth-Optimized 112Gb/s PAM-4 Transceiver with Compact ILO-Based Jitter-Filtering Clocking Scheme for Retimer Applications in 28nm CMOS-ESSCIRC-通讯作者   欧洲固态电路会议   2024-09-06
（2）An injection-locked clock multiplier with adaptive pulsewidth adjustment and phase error cancellation achieving 43.9fs RMS jitter and −255.5dB FoM-CICC-通讯作者   定制化集成电路会议   2024-04-23
（3）A 1.4-Vppd 64-Gb/s PAM-4 transmitter with 4-tap hybrid FFE employing fractionally-spaced pre-emphasis and baud-spaced de-emphasis in 28-nm CMOS-ESSCIRC-通讯作者   欧洲固态电路会议   2021-09-05
（4）A 112-Gb/s PAM-4 Transmitter With a 2-Tap Fractional-Spaced FFE in 65-nm CMOS-ESSCIRC-通讯作者   欧洲固态电路会议   H. Ding, X. Zheng*, D. Wu, L. Zhou, J. Wu, F. Lv, J. Wang, and X. Liu   2019-09-05