基本信息
郑旭强  男  硕导  中国科学院微电子研究所
电子邮件: zhengxuqiang@ime.ac.cn
通信地址: 朝阳区北土城西路3号
邮政编码:

招生信息

   
招生专业
080903-微电子学与固体电子学
085400-电子信息
招生方向
集成电路设计
高速串行接口SerDes
低抖动PLL时钟发生器

教育背景

2015-02--2018-06   University of Lincoln   获博士学位
2006-09--2009-06   中南大学   获硕士学位
2002-09--2006-07   中南大学   获学士学位

工作经历

   
工作简历
2021-04~现在, 中国科学院微电子所, 研究员
2018-07~2021-04,中科院微电子研究所, 副研究员
2015-02~2018-06,University of Lincoln, 获博士学位
2010-10~2015-01,清华大学, 任集成电路设计工程师
2006-09~2009-06,中南大学, 获硕士学位
2002-09~2006-07,中南大学, 获学士学位

出版信息

   
发表论文
(1) A 50-112-Gb/s PAM-4 Transmitter With a Fractional-Spaced FFE in 65-nm CMOS, IEEE J. Solid-State Circuits, 2020, 第 1 作者
(2) Frequency-domain modeling and analysis of injection-locked oscillators, IEEE J. Solid-State Circuits, 2020, 第 1 作者
(3) A 40-Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset in 65-nm CMOS, IEEE J. Solid-State Circuits, 2017, 第 1 作者
(4) A 4-40 Gb/s PAM4 transmitter with output linearity optimization in 65 nm CMOS, IEEE Custom Integrated Circuits Conf., 2017, 第 1 作者
(5) A 10 GHz 56 fsrms-integrated-jitter and -247 dB FOM ring-VCO based injection-locked clock multiplier with a continuous frequency-tracking loop in 65 nm CMOS, IEEE Custom Integrated Circuits Conf., 2017, 第 1 作者
(6) A 14-bit 250 MS/s IF sampling pipelined ADC in 180 nm CMOS process, IEEE Trans. Circuits Syst. I, Reg. Papers, 2016, 第 1 作者
(7) An improved 40 Gb/s CDR with jitter-suppression filters and phase-compensating interpolators, IEEE Asian Solid-State Circuits Conf., 2016, 第 1 作者
(8) A 5-50 Gb/s quarter rate transmitter with a 4-tap multiple-MUX based FFE in 65 nm CMOS, IEEE European Solid-State Circuits Conf., 2016, 第 1 作者
(9) A 70 mW 25 Gb/s quarter-rate SerDes transmitter and receiver chipset with 40 dB of equalization in 65 nm CMOS technology, IEEE Trans. Circuits Syst. I, Reg. Papers, 2016, 第 4 作者

科研活动

   
科研项目
( 1 ) 50G多通道中长距串行接口PHY电路设计与实现关键技术研究, 负责人, 国家任务, 2019-08--2023-01
( 2 ) 高速 SerDes Tx 及无源信道 Bit-by-Bit 模块建模技 术, 负责人, 企业委托, 2020-03--2021-03
( 3 ) 面向下一代400G互连网络的高速关键技术研究, 负责人, 研究所自选, 2019-06--2020-12
( 4 ) 面向新一代400GbE数据传输的超高速串行接口芯片关键技术研究, 负责人, 国家任务, 2021-01--2024-12