140100-集成电路科学与工程

集成电路器件可靠性物理与工艺协同优化

2015-09--2019-06   中国科学院大学   工学博士
2002-09--2005-07   北京大学   理科硕士
1998-09--2002-07   北京大学   理科学士

   

2020-08~现在, 中国科学院微电子研究所, 研究员
2015-09~2019-06,中国科学院大学, 工学博士
2011-08~2020-07,中国科学院微电子研究所, 副研究员
2005-09~2011-08,韩国三星电子半导体事业部（韩国）, 工程师/高级工程师
2002-09~2005-07,北京大学, 理科硕士
1998-09~2002-07,北京大学, 理科学士

   

（ 1 ） 存储器芯片测试的失效比特图制作方法、装置及电子设备, 2022, 第 2 作者, 专利号: CN115346589A

（ 2 ） 存储器晶圆测试系统及方法, 2022, 第 2 作者, 专利号: CN115331724A

（ 3 ） 电容器、半导体器件、电子设备及其制造方法, 2022, 第 4 作者, 专利号: CN115206970A

（ 4 ） 一种测试元件组及其测试方法, 2022, 第 2 作者, 专利号: CN115083501A

（ 5 ） 电源控制装置及其控制方法, 2022, 第 2 作者, 专利号: CN115050403A

（ 6 ） 一种测试元件组及其测试方法, 2022, 第 2 作者, 专利号: CN115019873A

（ 7 ） 一种蜂窝状结构的刻蚀方法, 2022, 第 8 作者, 专利号: CN114975093A

（ 8 ） 芯片注塑装置及方法, 2022, 第 2 作者, 专利号: CN114823365A

（ 9 ） 动态随机存储器的芯片测试方法及装置, 2022, 第 2 作者, 专利号: CN114765049A

（ 10 ） 半导体集成电路器件及其制作方法、电子设备, 2022, 第 4 作者, 专利号: CN114497028A

（ 11 ） 半导体集成电路器件及其制作方法、电子设备, 2022, 第 4 作者, 专利号: CN114497028A

（ 12 ） 堆叠式存储器及其制造方法, 2022, 第 2 作者, 专利号: CN114446334A

（ 13 ） 堆叠式存储器及堆叠式存储器的存储裸片的重置方法, 2022, 第 2 作者, 专利号: CN114446335A

（ 14 ） 堆叠式存储器及其制造方法, 2022, 第 2 作者, 专利号: CN114446334A

（ 15 ） 堆叠式存储器及堆叠式存储器的存储裸片的重置方法, 2022, 第 2 作者, 专利号: CN114446335A

（ 16 ） 与非门树结构, 2022, 第 3 作者, 专利号: CN114217193A

（ 17 ） 一种测试设备及集成电路测试方法, 2022, 第 2 作者, 专利号: CN114200370A

（ 18 ） 半导体结构与其制作方法, 2022, 第 4 作者, 专利号: CN109950153B

（ 19 ） 半导体器件制造方法, 2022, 第 1 作者, 专利号: CN114121804A

（ 20 ） 一种芯片和芯片的制造方法, 2022, 第 2 作者, 专利号: CN114093782A

（ 21 ） 纳米线器件的制作方法, 2022, 第 5 作者, 专利号: CN109830525B

（ 22 ） 半导体结构及其形成方法, 2021, 第 5 作者, 专利号: CN113809011A

（ 23 ） 半导体器件的应力测量装置以及方法, 2021, 第 3 作者, 专利号: CN113791325A

（ 24 ） 一种半导体结构及其制作方法, 2021, 第 4 作者, 专利号: CN113540342A

（ 25 ） 一种堆叠纳米线或片CMOS器件制备方法, 2021, 第 5 作者, 专利号: CN110729248B

（ 26 ） 一种半导体器件的制造方法, 2021, 第 5 作者, 专利号: CN113314423A

（ 27 ） 半导体结构与其制作方法, 2021, 第 3 作者, 专利号: CN113314500A

（ 28 ） 一种半导体结构及其制作方法, 2021, 第 4 作者, 专利号: CN113140448A

（ 29 ） 一种半导体结构及其形成方法, 2021, 第 5 作者, 专利号: CN112768342A

（ 30 ） 用于经时击穿测试的探针卡及经时击穿测试方法, 2021, 第 8 作者, 专利号: CN112731073A

（ 31 ） 确定器件故障点的测试方法及装置、存储介质, 2021, 第 8 作者, 专利号: CN112649699A

（ 32 ） 半导体结构及其形成方法, 2021, 第 5 作者, 专利号: CN112466945A

（ 33 ） 一种电子器件及其制作方法、集成电路和电子设备, 2020, 第 6 作者, 专利号: CN111211110A

（ 34 ） 半导体器件及其制备方法、集成电路及电子设备, 2020, 第 5 作者, 专利号: CN111180520A

（ 35 ） 一种半导体器件及其制备方法、集成电路及电子设备, 2020, 第 5 作者, 专利号: CN111180519A

（ 36 ） 一种堆叠纳米线或片环栅CMOS器件的制备方法, 2020, 第 5 作者, 专利号: CN110896055A

（ 37 ） 一种鳍状结构的制备方法以及半导体器件的制备方法, 2020, 第 2 作者, 专利号: CN110752156A

（ 38 ） 一种与堆叠纳米线或片兼容的输入输出器件及制备方法, 2020, 第 2 作者, 专利号: CN110739272A

（ 39 ） 一种接触孔制备方法, 2019, 第 3 作者, 专利号: CN110634801A

（ 40 ） 一种自对准双重图形的制备方法、硬掩模图案, 2019, 第 3 作者, 专利号: CN110335813A

（ 41 ） 半导体器件及其制造方法, 2019, 第 1 作者, 专利号: CN109950258A

（ 42 ） 半导体结构与其制作方法, 2019, 第 3 作者, 专利号: CN109887847A

（ 43 ） 纳米线器件的制作方法, 2019, 第 5 作者, 专利号: CN109830525A

（ 44 ） 半导体结构与其制作方法, 2019, 第 3 作者, 专利号: CN109712871A

（ 45 ） 半导体器件及其制造方法, 2019, 第 4 作者, 专利号: CN109427876A

（ 46 ） CMOS器件及其制造方法, 2019, 第 2 作者, 专利号: CN105470256B

（ 47 ） 半导体结构与其制作方法, 2018, 第 4 作者, 专利号: CN108878263A

（ 48 ） P type MOSFET, 2018, 第 4 作者, 专利号: US10056261(B2)

（ 49 ） P型MOSFET及其制造方法, 2017, 专利号: CN103855014B

（ 50 ） 一种基于可变功函数栅极的晶体管器件及其制备方法, 2017, 第 3 作者, 专利号: CN107039283A

（ 51 ） 一种基于单原子层沉积的金属生长方法, 2017, 第 3 作者, 专利号: CN106987825A

（ 52 ） 半导体晶体管金属栅的集成工艺方法, 2017, 第 1 作者, 专利号: CN106601674A

（ 53 ） 一种提取半导体缺陷能级的方法及系统, 2017, 第 3 作者, 专利号: CN106556789A

（ 54 ） 半导体器件及其制造方法, 2017, 第 4 作者, 专利号: CN106471612A

（ 55 ） 半导体器件及其制造方法, 2016, 专利号: CN103855093B

（ 56 ） CMOS器件及其制造方法, 2016, 第 2 作者, 专利号: CN105529327A

（ 57 ） CMOS器件及其制造方法, 2016, 第 2 作者, 专利号: CN105470256A

（ 58 ） 一种后栅工艺中的栅极形成方法, 2015, 第 3 作者, 专利号: CN104779150A

（ 59 ） 半导体器件制造方法, 2015, 第 4 作者, 专利号: CN104766823A

（ 60 ） 半导体设置及其制造方法, 2015, 第 7 作者, 专利号: CN104716171A

（ 61 ） 降低栅介质的泄漏电流的方法, 2015, 第 1 作者, 专利号: CN104377126A

（ 62 ） 半导体器件制造方法, 2015, 第 3 作者, 专利号: CN104377168A

（ 63 ） 半导体器件制造方法, 2015, 第 3 作者, 专利号: CN104377124A

（ 64 ） SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD THEREOF, 2015, 第 4 作者, 专利号: US2015048458(A1)

（ 65 ） P TYPE MOSFET AND METHOD FOR MANUFACTURING THE SAME, 2015, 第 4 作者, 专利号: US20150041925A1

（ 66 ） P TYPE MOSFET AND METHOD FOR MANUFACTURING THE SAME, 2015, 第 4 作者, 专利号: US20150041925(A1)

（ 67 ） 金属栅电极等效功函数调节方法, 2015, 第 1 作者, 专利号: CN104347411A

（ 68 ） N型MOSFET及其制造方法, 2014, 第 4 作者, 专利号: CN103855008A

（ 69 ） P型MOSFET及其制造方法, 2014, 第 4 作者, 专利号: CN103855014A

（ 70 ） 一种半导体结构及其制作方法, 2014, 第 4 作者, 专利号: CN103681801A

（ 71 ） 具有双功函数金属栅的互补场效应晶体管及其制造方法, 2014, 第 4 作者, 专利号: CN103579113A

（ 72 ） 栅极结构的形成方法、半导体器件的形成方法以及半导体器件, 2014, 第 1 作者, 专利号: CN103545191A

（ 73 ） 栅极结构的形成方法、半导体器件的形成方法以及半导体器件, 2014, 第 1 作者, 专利号: CN103545190A

（ 74 ） 栅极结构、半导体器件和两者的形成方法, 2014, 第 1 作者, 专利号: CN103545189A

（ 75 ） 一种低功函数金属栅形成方法, 2014, 第 4 作者, 专利号: CN103545182A

（ 76 ） CMOS器件及其制造方法, 2011, 第 2 作者, 专利号: CN101958328A

（ 77 ） 半导体器件制造方法, 2006, 第 3 作者, 专利号: CN1787186A

   

（1） Effectiveness of Repairing Hot Carrier Degradation in Si p-FinFETs Using Gate Induced Drain Leakage, IEEE ELECTRON DEVICE LETTERS, 2023, 第 3 作者  通讯作者
（2） Dependence of short channel length on negative/positive bias temperature instability (NBTI/PBTI) for 3D FinFET devices, Dependence of short channel length on negative/positive bias temperature instability (NBTI/PBTI) for 3D FinFET devices, CHINESE PHYSICS B, 2022, 第 4 作者  通讯作者
（3） Mechanism Analysis of Ultralow Leakage and Abnormal Instability in InGaZnO Thin-Film Transistor Toward DRAM, IEEE TRANSACTIONS ON ELECTRON DEVICES, 2022, 第 2 作者
（4） Recovery Behavior of Interface Traps After Negative Bias Temperature Instability Stress in p-FinFETs Featuring Fast Trap Characterization Technique, IEEE TRANSACTIONS ON ELECTRON DEVICES, 2021, 第 3 作者  通讯作者
（5） Alleviation of Negative-Bias Temperature Instability in Si p-FinFETs With ALD W Gate-Filling Metal by Annealing Process Optimization, IEEE JOURNAL OF THE ELECTRON DEVICES SOCIETY, 2021, 第 3 作者  通讯作者
（6） Study of the yield improvement and reliability of 28 nm advanced chips based on structural analysis, JOURNAL OF MATERIALS SCIENCE-MATERIALS IN ELECTRONICS, 2021, 第 7 作者  通讯作者
（7） An Investigation of Field Reduction Effect on NBTI Parameter Characterization and Lifetime Prediction Using a Constant Field Stress Method, IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, 2020, 第 9 作者  通讯作者
（8） Insights Into the Effect of TiN Thickness Scaling on DC and AC NBTI Characteristics in Replacement Metal Gate pMOSFETs, IEEE TRANSACTIONS ON DEVICE AND MATERIALS RELIABILITY, 2020, 第 3 作者  通讯作者
（9） Comparative Study on the Energy Profile of NBTI-Related Defects in Si and Ferroelectric p-FinFETs, 2020 IEEE INTERNATIONAL RELIABILITY PHYSICS SYMPOSIUM (IRPS), 2020, 第 3 作者  通讯作者
（10） Comparative study on NBTI kinetics in Si p-FinFETs with B2H6-based and SiH4-based atomic layer deposition tungsten (ALD W) filling metal, MICROELECTRONICS RELIABILITY, 2020, 第 7 作者  通讯作者
（11） Degradation Mechanism of Short Channel p-FinFETs under Hot Carrier Stress and Constant Voltage Stress, 2020 IEEE INTERNATIONAL SYMPOSIUM ON THE PHYSICAL AND FAILURE ANALYSIS OF INTEGRATED CIRCUITS (IPFA), 2020, 第 11 作者
（12） Influence of an ALD TiN capping layer on the PBTI characteristics of n-FinFET with ALD HfO2/TiN-capping/TiAl gate stacks, Influence of an ALD TiN capping layer on the PBTI characteristics of n-FinFET with ALD HfO2/TiN-capping/TiAl gate stacks, SCIENCE CHINA-INFORMATION SCIENCES, 2020, 第 1 作者
（13） Understanding Frequency Dependence of Trap Generation Under AC Negative Bias Temperature Instability Stress in Si p-FinFETs, IEEE ELECTRON DEVICE LETTERS, 2020, 第 3 作者  通讯作者
（14） Impact of Electron trapping on Energy Distribution Characterization of NBTI-Related Defects for Si p-FinFETs, 2020 IEEE INTERNATIONAL SYMPOSIUM ON THE PHYSICAL AND FAILURE ANALYSIS OF INTEGRATED CIRCUITS (IPFA), 2020, 第 11 作者
（15） Comprehensive Study and Design of High-k/SiGe Gate Stacks with Interface-Engineering by Ozone Oxidation, ECS JOURNAL OF SOLID STATE SCIENCE AND TECHNOLOGY, 2019, 第 6 作者
（16） Miniaturization of CMOS, MICROMACHINES, 2019, 第 11 作者
（17） Physical Mechanism Underlying the Time Exponent Shift in the Ultra-fast NBTI of High-k/Metal gated p-CMOSFETs, 2018 25TH IEEE INTERNATIONAL SYMPOSIUM ON THE PHYSICAL AND FAILURE ANALYSIS OF INTEGRATED CIRCUITS (IPFA), 2018, 第 11 作者
（18） Impact of ALD TiN Capping Layer on Interface Trap and Channel Hot Carrier Reliability of HKMG nMOSFETs, IEEE ELECTRON DEVICE LETTERS, 2018, 第 1 作者
（19） 高k HfO2栅介质淀积后退火工艺研究, Study on Post Deposition Annealing Process of the High-k HfO2 Gate Dielectric, 半导体技术, 2018, 第 3 作者
（20） Crystallization behaviors of ultrathin Al-doped HfO2 amorphous films grown by atomic layer deposition, CHIN. PHYS. B, 2017, 第 9 作者
（21） Hole mobility degradation by remote Coulomb scattering and charge distribution in Al2O3/GeOx gate stacks in bulk Ge pMOSFET with GeOx grown by ozone oxidation, JOURNAL OF PHYSICS D-APPLIED PHYSICS, 2017, 第 5 作者
（22） Stress-induced leakage current characteristics of PMOS fabricated by a new multi-deposition multi-annealing technique with full gate last process, Stress-induced leakage current characteristics of PMOS fabricated by a new multi-deposition multi-annealing technique with full gate last process, Chinese Physics B, 2017, 第 2 作者
（23） Crystallization behaviors of ultrathin Al-doped HfO2 amorphous films grown by atomic layer deposition, Crystallization behaviors of ultrathin Al-doped HfO_2 amorphous films grown by atomic layer deposition, Chinese Physics B, 2017, 第 2 作者
（24） Series resistance effect on time zero dielectrics breakdown characteristics of MOSCAP with ultra-thin EOT high-k/metal gate stacks, JOURNAL OF SEMICONDUCTORS, 2016, 第 2 作者
（25） FOI FinFET with Ultra-low Parasitic Resistance Enabled by Fully Metallic Source and Drain Formation on Isolated Bulk-Fin, 2016 IEEE International Electron Devices Meeting: IEDM 2016, San Francisco, California, USA, 3-7 December 2016, pages 452-929, v.2, 2016, 第 4 作者
（26） Accurate lifetime prediction for channel hot carrier stress on sub-1 nm equivalent oxide thickness HK/MG nMOSFET with thin titanium nitride capping layer, MICROELECTRONICS RELIABILITY, 2016, 第 2 作者  通讯作者
（27） Study on influences of TiN capping layer on time-dependent dielectric breakdown characteristic of ultra-thin EOT high-k metal gate NMOSFET with kMC TDDB simulations, Study on influences of TiN capping layer on time-dependent dielectric breakdown characteristic of ultra-thin EOT high-K metal gate NMOSFET with kMC TDDB simulations, Chinese Physics B, 2016, 第 2 作者
（28） Study on influences of TiN capping layer on time-dependent dielectric breakdown characteristic of ultra-thin EOT high-kappa metal gate NMOSFET with kMC TDDB simulations, CHINESE PHYSICS B, 2016, 第 2 作者
（29） Temperature-and voltage-dependent trap generation model in high-kappa metal gate MOS device with percolation simulation, CHINESE PHYSICS B, 2016, 第 2 作者
（30） Temperature- and voltage-dependent trap generation model in high-k metal gate MOS device with percolation simulation, Temperature- and voltage-dependent trap generation model in high-k metal gate MOS device with percolation simulation, Chinese Physics B, 2016, 第 2 作者
（31） Influence of multi-deposition multi-annealing on time-dependent dielectric breakdown characteristics of PMOS with high-k/metal gate last process, Influence of multi-deposition multi-annealing on time-dependent dielectric breakdown characteristics of PMOS with high-k/metal gate last process, Chinese Physics B, 2015, 第 2 作者
（32） Planar Bulk MOSFETs With Self-Aligned Pocket Well to Improve Short-Channel Effects and Enhance Device Performance, IEEE TRANSACTIONS ON ELECTRON DEVICES, 2015, 第 7 作者
（33） Device parameter optimization for sub-20 nm node HK/MG-last bulk FinFETs, JOURNAL OF SEMICONDUCTORS, 2015, 第 9 作者
（34） Energy distribution extraction of negative charges responsible for positive bias temperature instability, Energy distribution extraction of negative charges responsible for positive bias temperature instability, Chinese Physics B, 2015, 第 2 作者
（35） Influence of ultra-thin TiN thickness (1.4 nm and 2.4 nm) on positive bias temperature instability (PBTI) of high-k/metal gate nMOSFETs with gate-last process, Influence of ultra-thin TiN thickness (1.4 nm and 2.4 nm) on positive bias temperature instability (PBTI) of high-k/metal gate nMOSFETs with gate-last process, Chinese Physics B, 2015, 第 2 作者
（36） Electric dipole formation at high-k dielectric/SiO_2 interface, JOURNAL OF SEMICONDUCTORS, 2015, 第 3 作者
（37） Characterization of positive bias temperature instability of NMOSFET with high-k/metal gate last process, JOURNAL OF SEMICONDUCTORS, 2015, 第 5 作者
（38） TDDB characteristic and breakdown mechanism of ultra-thin SiO_2/HfO_2 bilayer gate dielectrics, JOURNAL OF SEMICONDUCTORS, 2014, 第 2 作者
（39） Combining a multi deposition multi annealing technique with a scavenging (Ti) to improve the high-k/metal gate stack performance for a gate-last process, JOURNAL OF SEMICONDUCTORS, 2014, 第 2 作者
（40） The effects of process condition of Top-TiN and TaN thickness on the effective work function of MOSCAP with high-k/metal gate stacks, JOURNAL OF SEMICONDUCTORS, 2014, 第 2 作者
（41） Mitigation of reverse short channel effect with multilayer TiN Ti TiN metal gates in gate last Pmosfets, IEEE ELECTRON DEVICE LETTERS, 2014, 第 12 作者
（42） Analysis of flatband voltage shift of metal/high-k/SiO2/Si stack based on energy band alignment of entire gate stack, Analysis of flatband voltage shift of metal/high-k/SiO_2/Si stack based on energy band alignment of entire gate stack, Chinese Physics B, 2014, 第 4 作者
（43） An effective work-function tuning method of nMOSCAP with high-k/metal gate by TiN/TaN double-layer stack thickness, JOURNAL OF SEMICONDUCTORS, 2014, 第 2 作者
（44） Impact of TaN as wet etch stop layer on device characteristics for dual metal HKMG last integration CMOSFETs, IEEE ELECTRON DEVICE LETTERS, 2013, 第 3 作者
（45） Effects of charge and dipole on flatband voltage in an MOS device with a Gd-doped HfO2 dielectric, Effects of charge and dipole on flatband voltage in an MOS device with a Gd-doped HfO_2 dielectric, Chinese Physics B, 2013, 第 3 作者
（46） Effect of low temperature annealing on the electrical properties of an MOS capacitor with a HfO_2 dielectric and a TiN metal gate, JOURNAL OF SEMICONDUCTORS, 2013, 第 4 作者
（47） A possible origin of core-level shift in SiO2/Si stacks, APPLIED PHYSICS LETTERS, 2013, 第 6 作者
（48） Physical understanding of different drain-induced-barrier-lowering variations in high-k/metal gate n-channel metal-oxide-semiconductor-fieldeffect-transistors induced by charge trapping under normal and reverse channel hot carrier stresses, APPLIED PHYSICS LETTERS, 2013, 第 2 作者
（49） Reexamination of band offset transitivity employing oxide heterojunctions, APPLIED PHYSICS LETTERS, 2013, 第 6 作者
（50） Band alignment of TiN/HfO2 interface of TiN/HfO2/SiO2/Si stack, APPLIED PHYSICS LETTERS, 2012, 第 4 作者
（51） Band alignment of HfO2 on SiO2/Si structure, APPLIED PHYSICS LETTERS, 2012, 第 5 作者

   

（ 1 ） 三维垂直沟道环栅器件的可靠性退化机理与表征技术研究, 负责人, 国家任务, 2024-01--2027-12
（ 2 ） 面向电力应用的高压电容隔离器件可靠性关键技术研究, 负责人, 地方任务, 2023-11--2026-12
（ 3 ） 工艺早期失效及可靠性研究, 负责人, 境内委托项目, 2023-04--2024-10
（ 4 ） 先进逻辑器件的可靠性共性技术研究, 负责人, 境内委托项目, 2023-01--2025-12
（ 5 ） 突破异质集成的新材料和器件原理研究, 参与, 国家任务, 2021-01--2024-12
（ 6 ） 碳纳米管器件XXX研究, 负责人, 国家任务, 2020-08--2023-08
（ 7 ） 微纳器件与电路物理分析平台, 参与, 中国科学院计划, 2020-01--2020-12
（ 8 ） 3-1纳米集成电路新器件与先导工艺, 参与, 中国科学院计划, 2019-09--2020-10
（ 9 ） 高端芯片可靠性与可信任性评价分析关键技术, 参与, 地方任务, 2019-01--2021-12
（ 10 ） 基于半导体器件电学测试平台的可靠性自动化测试功能扩展与优化, 负责人, 中国科学院计划, 2017-09--2019-08
（ 11 ） 5纳米先导技术研究-5nm锗/锗硅高迁移率沟道三维器件及关键共性技术, 参与, 国家任务, 2017-01--2020-12
（ 12 ） 器件可靠性技术研究, 负责人, 境内委托项目, 2016-01--2019-12
（ 13 ） 双金属栅CMOS器件的可靠性退化机制及其抑制方法研究, 负责人, 国家任务, 2014-01--2016-12

（1）A Fast DCIV Technique for Characterizing the Generation and Repassivation of Interface Traps Under DC/AC NBTI Stress/Recovery Condition in Si p-FinFETs   2021-04-30
（2）Comparative Study on the Energy Profile of NBTI-Related Defects in Si and Ferroelectric p-FinFETs   2020-04-30
（3）Comparison of NBTI kinetics in Replacement Metal Gate Si p-FinFETs featuring Atomic Layer Deposition Tungsten Filling Metal Using B2H6 and SiH4 Precursors   2019-07-01